VCS工具学习笔记（8）

最新推荐文章于 2024-05-16 13:53:07 发布
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分类专栏： Synosys EDA Tool 学习笔记 文章标签： vcs IC DVE VCS VCD+
From Xu_Y_B
本文链接：https://blog.csdn.net/qq_43045275/article/details/127853934
版权

引言

按照视频的讲解进度，继续学习 VCS的使用。

前几篇文章：

VCS 工具学习笔记（1）

VCS工具学习笔记（2）

VCS工具学习笔记（3）

VCS工具学习笔记（4）

VCS工具学习笔记（5）

VCS工具学习笔记（6）

VCS工具学习笔记（7） 

本文主要是 关于 后仿真 。（很重要）

本系列文章建议电脑端查看~~

 

学习目标

门级验证流程 

 惯性延迟：以反相器为例，当输入脉冲宽度小于 惯性延迟 的大小时，输出端不会做出响应。（指代器件延迟）

实际操作

此处需要design compiler 配合，等到 DC 学到了更新此处~~~

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VCS User Guide学习笔记【使用精简版】
RuoXin1024的博客
11-16 6670
VCS_UG学习笔记 除了说明性质的内容，关于命令和仿真，均是默认Verilog语言，暂不考虑SystemVerilog相关的内容。 环境： 运行脚本来验证你的系统配置：syschk.sh 库： 名称上看：库 = 设计库 = 逻辑库 功能上看：VCS里面库的概念不像C语言中的头文件。库是VCS存放中间文件的地方，VCS把全部的中间文件存储在库里面。库指向文件系统的一个真实的物理目录，这个指向关系由synopsys_sim.setup文件指定。 默认情况：WORK是默认的库，它被映射到wor
VCS 视频教程 笔记 第四课
qq_38453556的博客
07-13 723
第四课 Debugging simulation mismatches if (data == 3)是判断语句，而误写成 if(data = 3)就会先把值赋给data，再判断data是否为3，因此判断语句永远为真。 用(3 == data)可以避免误操作，只要少一个等号就会报错。 本章学习内容 使用+race选项对竞争冒险现象生成报告 e.g.对一个数据同时进行读和写 使用$vcdpl...
VCS仿真器对零延时的行为
zymwzgl的博客
11-20 3046
在时序逻辑中，譬如x1<=x0;那么x1的值一般是在x0的上一个周期的值。时钟在x0有效后才会对其采样。但是如果x0和时钟的采样沿同时有效，那么情况可能就有些不一样了。 一般来讲同时有效分两种情况，第一种经过前级寄存器采样后的数据可能会和采样沿同时有效，但是这种并不是零延时，在仿真器看来，扎样的数据在时隙上是比采样沿晚的。第二种，是真正的零延时，譬如时钟去采样自己，或者去采样经过pll，bu...
vcs后仿步骤
weixin_40936351的博客
05-12 5742
后仿的步骤
VCS常用仿真选项开关及步骤总结
热门推荐
TroubleMaker
08-07 3万+
转自：https://blog.csdn.net/bcs_01/article/details/79803304 转自：https://blog.csdn.net/wonder_coole/article/details/79618696 1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项，同时本文增加了调试选项。 1.1 VCS常用的编译选项 ...
cell delay和net delay
sinat_41774721的博客
07-29 7617
Net1有一个上升沿的跳变时，Net2也是从0到1的跳变，且transition变化比Net1还快时，此时就会存在一个负的crosstalk。PR工具布线后的database，需要利用Start-RC来进行RC抽取，以SPEF格式的RC文件输出。，当output的transition足够快，完全可能出现output50%电平提前于input50%电平，即发生负delay情况。netdelay的计算往往是将整个design中的net拆分成若干段来进行，同时把每段net用某种RC模型来表征。.........
c语言延时函数delay_Cell延时从哪里来？非线性延时模型（NLDM）把一切都告诉你...
weixin_39787089的博客
11-16 1541
我们都知道在数字IC设计流程中cell（std，IO，IP）的时序（timing）、面积（area）、功能（functionality）和功耗（power）信息都包含在lib库里面，其中时序信息最为关键。以最简单的反相器为例，所谓cell的时序信息，即图中的传播延时Tr和Tf。• Tr : Output rise delay • Tf : Output fall delay反相器cell的延时取决...
VCS仿真教程
weixin_43755290的博客
03-25 5853
一、文件准备 post_file文件夹：含网表文件（或.v文件）、sdf文件（零延迟仿真不需要该文件）、（工艺库、io库）仿真文件； post_sim.f 文件：将tb文件的路径和网表文件（.v文件）的路径写到该文件里； tb文件（也可放到post_file文件夹下）； Makefile文件； 需注意： a. 在tb文件里需要添加以下语句： （用于在仿真完成后打开波形。） b...
VCS学习笔记（三）----Makefile基本编译
03-26
本篇学习笔记将深入探讨Makefile的使用和基本编译流程。 Makefile是Unix/Linux系统中用于自动化构建、测试和部署程序的文本文件。它定义了一系列规则，描述了如何从源代码生成可执行文件或其他目标文件。通过运行`...
IC验证学习笔记总结.rar
09-10
这份“IC验证学习笔记总结”很可能是对验证过程的一个全面概述，涵盖了验证方法学、工具使用、技术原理等多个方面。下面，我们将深入探讨IC验证的一些关键知识点。 首先，IC验证的基本目标是证明设计在实际运行环境...
后仿真中的必懂VCS仿真选项之 +ignorempcond
最新发布
那么菜的博客
05-16 370
当in1和in2同时1->0 变化时，默认情形下，输出没有延迟。因为sepeciy。endspecify 中没有标明符合此条件的分支。当多个输入同时改变时，VCS支持延迟注释。它忽略条件检查，并从适用的延迟中插入最小的延迟。如果没有匹配的条件弧线从输入(切换)延伸到输出，那么VCS不会标注零延迟。当启用运行选项 +ignorempcond的时候，输出延迟会变为3。您可以使用+ignorempcond运行时选项启用延迟注释。当多个输入同时改变时，它们会对特定的输出信号产生影响。
后仿真中的关于延时问题（传输或惯性选择和脉冲控制）
那么菜的博客
05-15 1044
目录通过前面的文章提到，从物理特性角度出发，仿真中存在两种延时：惯性延时和传输延时。那么，实际仿真电路过程中，我们究竟选择的哪种模式呢？传输延迟类型不是默认的延迟类型。我们需要显示指定它。VCS 仿真中添加如下三个编译选项：（1）+（2）+（3）VCS 仿真中添加如下三个编译选项：（1）+（2）+（3）总之，+pulse_e/number 标记错误门限、+pulse_r/number 滤除门限、+pulse_int_e/number 标记错误门限、+pulse_int_r/number 滤除门限，明确指
【VCS】（1）VCS仿真基础
Tranquil_ovo的博客
07-20 8433
VCS基础
硅芯思见：惯性延迟(inertial delay)和传输延迟(transport delay)
m0_46345246的博客
10-22 3172
本文通过示例说明惯性延迟(inertial delay)和传输延迟(transport delay)两者的区别差异
门仿真及基于 VCS 的门仿流程、Debug 方法介绍
MangoPapa
03-10 6609
门仿真可以分为不带 SDF 的零延时仿真（Zero-Delay Simulation）和带 SDF反标（Back Annotates）的时序仿真（Timing Simulation）。采用 DC 综合后的网表不作 SDF 反标的零延时仿真是一种前仿真，网表反标 SDF (Standard Delay Format) 的仿真是后仿真。
常用vcs仿真命令及含义
sinat_41774721的博客
05-21 4407
命令 含义 -sverilog 编译支持SystemVerilog语法 +v2k 编译支持Verilog-2001语法 -timescale=<time_unit>/<time_precision> 添加仿真时间、精度 -debug 使能DVE、VERDI波形调试和UCLI命令行调试等 -debug_all 使能所有的debug调试功能 -debug_pp 同-debug_all，但是更加节约资源 -ntb_opts 常用参数uvm，-ntb_...
VCS 后仿问题总结
u014566195的博客
07-23 1596
处理：如果过SDF文件中写了device delay，则会按device delay处理。如果没写device delay直接忽略就行。这个warning出现在SDF文件中标注output 到output的delay。
VCS后仿调试记录（Pre-PR）
PoPo's Blog
05-02 9411
在项目搭建和调试后仿环境时做了很多工作，因此希望总结一下使用VCS做芯片后仿的步骤和遇到的一些主要问题。芯片后仿真又可分为PR前仿真（综合后）和PR后仿真（布局布线后），本文记录Pre-PR仿真的部分。
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在路上-正出发

哈哈，多少是个心意

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