时序约束中的
set_input_delay/set_output_delay 约束一直是一个难点,无论是概念、约束值的计算,还是最终的路径分析,每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束,整理出了一套非常实用的InputDelay/Output Delay Constraints Language Templates。只需根据接口信号的特征匹配到对应的 template 分类,就可以轻松套用模板中的公式创建约束。
本文将通过3个例子来展示,如何精确找到匹配的 template。
01 Input Delay/Output Delay Constraints Language Template
首先来介绍下 Vivado 的 language Template。在 Vivado GUI 界面下,Tools 菜单里即可打开 Language Template。下图红框部分即 InputDelay/Output Delay Constraints 部分的模板
02 模板分类目录中的关键字
1. System Synchronous(系统同步)和 Source Synchronous(源同步)
06-26
345
![](https://csdnimg.cn/release/blogv2/dist/pc/img/readCountWhite.png)
08-17
2874
![](https://csdnimg.cn/release/blogv2/dist/pc/img/readCountWhite.png)
11-14
1449
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05-23
2212
![](https://csdnimg.cn/release/blogv2/dist/pc/img/readCountWhite.png)
12-03
3118
![](https://csdnimg.cn/release/blogv2/dist/pc/img/readCountWhite.png)
02-16
3380
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