FPGA设计优化（3.1）

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已于 2024-03-15 20:59:45 修改

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分类专栏： FPGA技术汇总分享3 文章标签：硬件工程 fpga开发以XPM方式使用RAM 管理时序路径上的BRAM 管理时序路径上UltraRAM 驱动开发 dsp开发

于 2024-03-15 20:57:25 首次发布

本文链接：https://blog.csdn.net/qq_43416206/article/details/136725567

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本文详细介绍了在FPGA设计中如何优化时序路径上的BRAM和UltraRAM，强调了在高速设计中使用BRAM自带寄存器的重要性。此外，讨论了如何选择合适的内存资源，如LUTRAM、BRAM和UltraRAM，以及在不同数据规模和时钟频率下的最佳实践。还提供了Tcl代码来检查设计中未使用自带寄存器的BRAM和UltraRAM，以及FIFO的情况。

摘要由CSDN通过智能技术生成

在端口设置界面，需要注意两个寄存器： Primitives OutputRegister和Core Output register，如图6-71所示，前者为BRAM自带的寄存器，后者为SLICE中的寄存器。默认情形下，前者会被勾选，因其对时钟到输出延迟有很大的改善作用，这在表6-16中已经阐述过。对于高速设计（时钟频率大于300MHz），建议将两者都勾选。当仅勾选前者时，从输入到输出需要2个时钟周期（Latency=2）；当将两者都勾选时，从输入到输出需要3个时钟周期（Latency=3）。它们对Latency是有影响的，因此，在设计规划初期就要结合时钟频率和系统Latency需求决定如何选择这两个寄存器。

设计规则 13 ：使用 Block Memory Generator IP 时，应确保Primitives Output Register被勾选，即优先使用BRAM自带的寄存器，这在高速设计中尤为重要。与Distributed Memory Generator IP一样&#x