FIFO IP设计说明

最新推荐文章于 2022-10-15 01:12:16 发布
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分类专栏： verilog FPGA LIZHI 文章标签： stm32 fpga
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本文详细介绍了如何在FPGA设计中使用FIFO IP，包括选择FIFO Generator，配置独立时钟的BlockRAM，设置读写模式，以及调整数据位宽和深度。此外，还提到了FIFO的相关标志信号配置和自动仿真测试。
摘要由CSDN通过智能技术生成

FIFO IP设计说明

FIFO的3作用

  • 实现不同时域的切换。
  • 对数据进行缓存，写入是慢时钟域的零散数据，读出是快时钟域的成块数据。
  • 数据位宽的转换

在这里插入图片描述
先选择IP Catalog选项，然后搜索FIFO Generator，点击就行。
在这里插入图片描述

  • 在接口类型(Interface Type)栏，选择Native单选按钮
  • 在FIFO实现(FIFO Implementation)下拉列表中，选择Independent Clock BlockRAM选项，即读写使用不同的时钟，存储器使用FPGA器件中的块RAM。
  • 在同步周期(Synchronization Stages)下拉列表，选择2选项

在这里插入图片描述

  • 在读模式(Read Mode)栏，选中Standard FIFO单选按钮
  • 在Standard FIFO模式下，读请求信号有效后若干个时钟周期后才送出有效数据，有一定的延时；
  • 而在First Word Fall Thr
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傻童:CPU
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