VHDL仿真流程

VHDL仿真流程

VHDL测试平台Test Bench的主要功能有4种

1. 例化待验证的模块实体
2. 通过VHDL程序的行为描述，为待测模块实体提供激励信号
3. 收集待测模块实体的输出结果，必要时将该结果与预置的所期望的理想结果进行比较，并给出报告
4. 根据比较结果自动判断模块的内部功能结构是否正确

简单类型的Test Bench程序应该注意以下几点

1. 整个程序的结果与常规的VHDL程序基本相同，只是在ENTITY语句中，不必写出端口描述。
2. 为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，且要求其数据类型必须是SIGNAL类型，用作输出；这是因为这些信号是与待测模块的输入信号相连的。
3. 为待测模块的所有输出信号定义信号名和数据类型，这些信号是与待测模块输出模块相连的。

--library IEEE;
--use IEEE.STD_LOGIC_1164.ALL;
--USE IEEE.STD_LOGIC_UNSIGNED.ALL;

--entity CNT10 is
----  Port ( );
--    PORT(
--            CLK,RST,EN,LOAD : IN STD_LOGIC;
--            DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位预置数 
--            DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --计数值输出 
--            COUT : OUT STD_LOGIC     --计数进位输出             
--    );
--end CNT10;

--architecture Behavioral of CNT10 is

--begin
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