功耗结构设计

最新推荐文章于 2024-02-23 10:04:49 发布

傻童:CPU

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分类专栏： verilog FPGA 文章标签： fpga开发

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本文介绍了在FPGA设计中如何通过时钟控制、时钟偏移、输入控制、减少供电电压和双沿触发触发器等方法来优化功耗结构。动态禁止时钟、时钟偏移的管理以及输入斜率的控制是降低功耗的关键，同时减少供电电压会直接影响动态功耗，但可能牺牲性能。双沿触发触发器可以在某些情况下提高效率，而端接策略则需平衡反射和衰减问题。

摘要由CSDN通过智能技术生成

功耗结构设计

在COMS技术中，动态功耗与门和金属引线的寄生电容充放电有关。
在这里插入图片描述
因此，为了减少驱动电流，必须减少这三个关键的参数。在FPGA设置中，电压通常是固定的，只留下电容C和频率f对电流的操纵。电容C直接与随时被触发的门的数量以及连接这些门的布线长度有关，频率f直接与时钟频率有关。
在这里插入图片描述

1、时钟控制

在同步数字电路中降低动态功耗的最有效和广泛使用的技术是动态禁止在特定区域中的时钟，在数据流中这个区域不需要在特定级激活。
在设计的非激活区域暂时终止时钟是这类功耗最小化最直接的方法。
推介的方法是利用触发器的时钟使能引脚，或利用全局时钟的多路选择器（mux）。有时会借助直接选通系统时钟的方法。

诸如时钟使能触发器输入或全局时钟多路选择器等时钟控制资源应该代替直接时钟选通来使用。

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