台积电TSMC在CFET、3D堆叠及硅光子学方面取得新进展

在2024年国际固态电路大会（ISSCC）上，台积电业务开发资深副总裁Kevin Zhang介绍了该公司最新的技术进展。据TechNews引用其演讲内容，Zhang分享了对未来技术进步、先进工艺的前景以及各领域所需的最新半导体技术的深刻见解。

Zhang指出，随着ChatGPT和Wi-Fi 7等技术的引入，对高级半导体的需求显著增加，因为半导体行业正进入一个加速增长期。

在汽车行业中，行业正在进行一场革命，许多观点认为新型车辆将是软件定义的。然而，Zhang认为更确切地说应该是硅片定义，因为软件需要在硅片上运行，从而驱动未来自动驾驶能力的发展。

从技术角度看，晶体管仍是创新的核心，硅技术创新已从几何尺寸缩小转向架构创新及新材料使用。从16纳米FinFET发展到如今的2纳米纳米片技术，标志着高性能计算和架构创新的重大进步。接下来是什么呢？答案是CFET。

CFET涉及将nMOS和pMOS堆叠在一起，极大地提高了组件电流，并将晶体管密度提高1.5至2倍。同时，科研人员正在尝试利用二维材料等低维材料制造出超越当前设备或晶体管的更高性能开关器件。

他还展示了台积电已在实验室成功制造出CFET架构，并表示：“这是一个在我们实验室中实际制作出的集成器件。这里有晶体管的IV曲线，它们是非常漂亮的曲线。因此，这是在继续推动晶体管架构创新方面的一个重要里程碑。”

然而，随着晶体管几何尺寸的缩小，设计和制造难度与成本逐渐增加，这就需要工艺开发团队与设计研究团队进行紧密合作以实现最优效益，即所谓的“设计-技术协同优化”(DTCO)。

此外，台积电还推出了FINFLEX技术，使芯片设计师能够选择并混合最适合每个关键功能块的鳍片结构，从而实现最佳性能、密度和功耗。

SRAM（静态随机存取存储器）作为DTCO的另一个例子，已经从130纳米尺度发展到目前的3纳米，台积电实现了超过100倍的密度提升，这得益于工艺创新与采用更先进的设计技术相结合。Zhang强调，所有这些技术缩放的本质目标是为了“高效计算”。他表示在整个半导体行业中，台积电已经取得了长足的进步，这些进步使得今天的人工智能成为可能。

无论是GPU、TPU还是定制ASIC，都采用了特定的集成方案。当前主流为2.5D封装，但为了满足未来的高性能计算需求，该平台需要显著增强，要求更高的密度和更低功耗的计算。

因此，需要进行堆叠，包括整合大量内存带宽和HBM到封装中，并考虑电源供应、I/O接口和互连密度等问题。Kevin Zhang指出，“将硅光子学引入封装”是未来方向。但这将面临许多挑战，例如电子侧的Co-Packaged Optics（CPO）技术。

Zhang指出，虽然电子技术擅长于计算，但光子技术更适合信号传输或通信。他举例说明，如果使用一个50TB的全电子铜系统交换机，它将消耗2400瓦功率。目前解决方案是采用插拔式模块，可以节省40%的电力（>1500W）。但随着未来对高速信号和更大带宽需求的增长，这种解决方案显得不足。因此，有必要集成硅光子学技术来引入光子功能。

最新的汽车技术本质上需要强大的计算能力，但功耗问题日益突出，特别是对于电池驱动的车辆。

Kevin Zhang表示，由于严格的安全要求，汽车半导体技术相比消费级或高性能计算技术落后了几代。汽车应用的缺陷率（Defects Per Million, DPPM）必须接近零。因此，晶圆厂、半导体制造商和汽车设计师需要更加紧密地合作，加快这一发展步伐。他还承诺：“不久后，你们将在汽车上看到3纳米技术。”

随着汽车向域架构过渡，微控制器单元（MCUs）变得越来越重要，需要先进的半导体技术提供计算能力。传统MCUs大多依赖浮动栅极技术，但该技术在低于28纳米时遇到瓶颈。幸运的是，业界已经投资了新的存储技术，包括新型非易失性存储器，如磁性随机存取存储器（MRAM）或电阻式随机存取存储器（RRAM）。

因此，从MCU过渡到基于MRAM或RRAM的技术有助于持续推动技术规模化的进程，从28纳米甚至到16纳米或7纳米。

传感器技术已经从简单的2D设计和单层设计发展到具有3D晶圆堆叠的智能系统，实际上是在传感层上方叠加信号处理层。Kevin Zhang指出通过采用三层或多层设计，可以优化像素，延续像素尺寸缩小的趋势，同时满足分辨率要求并实现最优传感性能。

另一个例子是AR（增强现实）和VR（虚拟现实），其中将存储层分离并堆叠到其他逻辑芯片上，可以有效减小尺寸，同时保持高性能需求。