国产（SiC ）碳化硅MOSFET的封装、系统性能和应用

国产（SiC ）MOSFET在高压转换器领域，爬电距离和电气间隙等最小间距要求使得高性能 SiC MOSFET采用To−247、TO263-7L、TOLL、SOT227型等封装,这些封装已经十分完善。   碳化硅SiC MOSFE Vd‐Id 特性：百度网盘 请输入提取码 提取码b9zd

对于VDD>7V，静态电流线性缓升，直至超过设置的UVLO阈值。图16所示的蓝色曲线表示在没有PWM输入信号并且VDD(UVLO)=12V，V5V调节器无负载的情况下，VDD相对于IDD的变化曲线。对于7V<VDD<22V，IDD测量为0.6mA<IDD<2.3mA。中间的平坦线段表示当VDD超过UVLO阈值时，IDD电流增加约~1mA。红色曲线表示在禁用内部电荷泵的同时向IN+施加100kHz、50%占空比脉冲输入的情况。使用4.99Ω+2.2nF负载，这是典型SiC MOSFET的等效输入阻抗。外部灌拉电阻为3Ω。对于12V<VDD<22V，IDD测量为3.7mA<IDD<5.5mA。

图16.VDD与IDD，非开关与开关

图17所示的启动波形显示了在VDD之前已经输入了PWM信号到IN+。VDD从0V上升至20V，UVSET=2V（未在图中显示），相当于VDD(UVLO)=12V。VEE被设置为在−5V调节，VEESET=V5V（未在图中显示），相当于VEE(UVLO)=−4V。当VEE=−4V时，输出便会使能，此时VDD>12V(VDD=15V)。还要注意，在近100μs的时间内，OUT(VGS)小于20V。根据VDD爬升的dV/dt速率，该时间可能更长，因此，在编程UVSET时应考虑SiC MOSFET的热应力。

图17.CH1-IN+、CH2-VDD、CH3-OUT、CH4-VEE；

VDD(UVLO)=12V，VEE(UVLO)=-4V

图18中显示了相同的启动波形，但UVSET=3V（未显示），相当于 VDD(UVLO)=18V。在这种情况下，当VDD=18V时，OUT(VGS)便会启用，此时VEE<−4V(VEE=−5V)。哪个UVLO占优势取决于VDD与VEE的dV/dt速率。关键点是NCP51705输出被禁用，直到VDD和VEE都高于或低于各自的UVLO阈值。与图17相比，请注意较高的UVLO设置对 OUT(VGS)的影响，其中第一个OUT脉冲出现在20V和−5V附近。

图18.CH1-IN+、CH2-VDD、CH3-OUT、CH4-VEE；

VDD(UVLO)=18V，VEE(UVLO)=-4V

NCP51705内部电荷泵有一个缓慢的控制回路，其效果可从VEE启动期间观察到的轻微下冲和<400μs的稳定时间中看出，如图19所示。超过400μs时，VEE电压稳定至−3V、−5V或−8V的调节设定值。

图19.VEE启动

关机操作平稳，无毛刺。如图20所示，OUT停止开关并跟踪掉电的 VEE。VEE从−5V到0V的放电时间约为300ms。

图20.CH1-IN+、CH2-VDD、CH3-OUT、CH4-VEE；关闭

图21显示了图20中时间基准的放大图。UVSET被配置为3V(VDD(UVLO)=18V)，内部VDD UVLO迟滞在内部固定为1V。当输出被禁用时，光标位置显示VDD=17V（18V−1V滞后），此时VEE=−4.5V(VEESET=V5V)，并且根据其−4V UVLO仍处于有效电压范围。尽管VDD的衰减很慢，但在UVLO_OFF之后，也可以看到最后一个输出脉冲的终止很干净，没有杂散脉冲或毛刺。

图21.CH1-IN+、CH2-VDD、CH3-OUT、CH4-VEE；

关闭，VDD_UVLO(OFF)=17V

导通传播延迟的测量范围从90%IN+上升至10%OUT上升。通常SiC 驱动器将在更高的VDD下工作，但大多数SiC MOSFET传播延迟被指定为VDD=12V，1nF负载条件下的测得。图22显示了在这些标准测试条件下测得的导通传播延迟为19ns。

图22.CH1-IN+、CH2-VDD、CH4-OUT；上升沿传播延迟

同样，关断传播延迟的测量范围从10%IN+下降至90%OUT下降。图23显示了在相同标准测试条件下测得的关断传播延迟为22ns。每个边缘的输出上升和下降时间约为5ns。

图23.CH1-IN+、CH2-VDD、CH4-OUT；下降沿传播延迟

DESAT和XEN波形分别如图24和图25所示。由于测试仅用于IC验证（无功率器件级），因此将100pF固定电容连接到DESAT引脚。图24所示的波形表明DESAT低于7.5V阈值，输出在正常操作下切换。如果IN+频率降低（导通时间增加），则100pF DESAT电容将可以充电至更高的电压。如图25所示，DESAT电压已达到7.5阈值。输出后沿在输入电压切换为低之前终止。DESAT小斜坡用于强调终止的OUT脉冲上没有出现毛刺的事实。在开关电源应用中，DESAT引脚上可以使用小型(<100pF)外部电容进行高频噪声滤波。

XEN信号与OUT信号相反。无论驱动器是正常运行还是面临DESAT故障，XEN信号都能准确跟踪任一情况下的反向OUT信号。

图24.CH1-IN+、CH2-OUT、CH3-DESAT、CH4-XEN；VDESAT<7.5V

图25.CH1-IN+、CH2-OUT、CH3-DESAT、CH4-XEN；VDESAT=7.5V 应用：SiC MOSFET可以适用于目前使用IGBT的各种应用场景。一些较常见的用途包括高压开关电源、混合动力和电动汽车充电器、电气化铁路运输、焊机、激光器、工业设备及其他注重高温操作的环境。尤其值得一提的两个领域是太阳能逆变器和高压数据中心。更高的直流电压有利于减小线规厚度、接线盒、互连，并最终最大限度地减少导通损耗，从而提高效率。目前，大多数大型光伏系统均采用1kV直流母线，未来趋向于采用1.5kV总线。同样，使用380V配电网络的数据中心可以将直流电压提升至800V。NCP51705的几个基本应用示例如下所示。

低边开关

图26显示了用于低边开关应用的NCP51705的顶层原理图。未显示隔离，因此控制器和驱动器之间为直连接口，不是所有应用都是非隔离架构。此原理图旨在说明，要提供全功能、可靠和稳健的SiC栅极驱动电路，只需甚少的外部组件。还应提及，尽管只需要单一VDD电压轨，但其共模瞬态抗扰度额定值应至少为50V/ns，以防止分立式SiC栅极驱动部分中的分立式栅极驱动说明所述的杂散电流脉冲。如果 VDD电压轨由专用辅助电源提供，则应特别注意设计具有超低原-副边 杂散电容的变压器。

图26.低边开关示例

半桥概念

在半桥电源拓扑中可以找到SiC MOSFET更普遍的用途，如图27所示。高功率应用倾向于在高边和低边都使用隔离驱动器。这意味着需要两个数字隔离器。根据跨越隔离边界的IO接口的数量，此类应用的次级侧控制可能存在很大争议。在这个简化示例中，In+和In-（使能）是来自数字控制器的仅有的两个信号，XEN从NCP51705读取。XEN可以作为开发栅极驱动时序、交叉导通预防、死区时间调整和故障检测的时序信息基准。此外，温度感测、热管理（风扇控制）和更高级别的故障响应也可以由数字控制器完成。NCP51705的V5V可用于为每个数字隔离器的次级侧供电，如图27所示。

图27.半桥概念

准谐振(QR)反激式

使用NCP1340B1控制器和NCP51705 SiC驱动器设计了一个100W的QR反激式转换器，可在300V<VIN<1kV的宽输入范围内工作。此类转换器常见于光伏和工业应用，但当基于IGBT功率级时，开关频率在65kHz的范围内。图28所示的原理图为QR反激式，在VIN=300V时，频率在377kHz<Fs<430kHz之间变化，负载从100%到25%不等。

图28.1000V至24V、100W、400kHz、QR反激式

对于VIN=300V，漏极-源极电压波形是输入电压和反射输出电压之和。图29所示的波形突出显示了在全占空比操作(VIN=300V)下运行的转换器，其中SiC MOSFET的漏极-源极电压为720V。VDS上升过渡约为30ns，相当于dVDS/dt=24V/ns。NCP1340B1 QR控制在VDS下降沿实现软谐振过渡和谷底开关（在VDS谐振到最小值时“接近 ZVS”导通），可以在蓝色波形上清晰看到这一操作过程。由于QR反激式是仅限低边开关的应用，并且dVDS/dt下降沿为谐振，因此SiC MOSFET可能在0V<VGS<20V之间可靠开关切换。尽管如此，图28所示的设计选择在−5V<VGS<20V之间切换，从而在增加栅极电荷的轻微代价下，实现更稳健的切换。

图29.CH3=VDS，CH4=VGS；VIN=300V，VOUT=24V，

IOUT=4A，FS=377kHz

通用NCP51705客户EVB

通用评估板(EVB)旨在评估NCP51705在新设计或现有设计中的性能。EVB不包括功率级，不专用于任何特定拓扑，由此可见它是通用的。它可用于任何低边或高边电源开关应用。对于桥接配置，可以用两个或者多个EVB组成图腾柱结构来驱动每个SiC MOSFET。EVB可被视为隔离器+驱动器+TO-247分立模块。EVB原理图如图30所示。

重点是提供一种超紧凑的设计，其中TO-247 SiC MOSFET的引线可以直接连接到印刷电路板(PCB)。图31同时显示了相邻TO-247封装旁边的EVB的顶视图和底视图进行尺寸缩放。

图30.NCP51705 Mini EVB原理图