fpga系列 HDL:利用泰勒级数实现指数函数模块exponent

• 模块实现了指数函数的计算，利用泰勒级数展开进行近似计算。

$$e^x=1+\frac{x}{1!}+\frac{x^2}{2!}+\frac{x^3}{3!}+\frac{x^4}{4!}+\cdots$$

• 它依赖于 floatMult 和 floatAdd 两个子模块进行乘法和加法操作。通过时钟信号驱动计算过程，并通过 enable 信号控制计算的启动。计算完成后，ack 信号会变为 1，并且计算结果会输出到 output_exp。

module exponent (x, clk, enable, output_exp, ack);
    // 参数定义
    parameter DATA_WIDTH = 32; // 数据宽度为 32 位
    localparam taylor_iter = 7; // 泰勒级数展开的迭代次数为 7

    // 输入端口
    input [DATA_WIDTH-1:0] x;  // 32 位输入浮点数，表示指数函数的输入
    input clk;                 // 时钟信号
    input enable;              // 使能信号，用于启动或停止计算

    // 输出端口
    output reg ack;            // 完成信号，指示计算是否完成
    output reg [DATA_WIDTH-1:0] output_exp; // 32 位输出浮点数，表示计算结果

    // 内部寄存器和信号
    reg [DATA_WIDTH*taylor_iter-1:0] divisors; // 存储所用到的泰勒级数展开中的分母（1/6, 1/5, ..., 1），每次取divisors[31:0]与x^n幂（及out_m1）乘积
    reg [DATA_WIDTH-1:0] mult1;                // 第一次乘法的第一个操作数，初始为 1
    reg [DATA_WIDTH-1:0] one_or_x;             // 第二次乘法的操作数，初始为 1，然后为 x
    wire [DATA_WIDTH-1:0] out_m1;              // 第一次乘法的输出结果
    wire [DATA_WIDTH-1:0] out_m2;              // 第二次乘法的输出结果
    wire [DATA_WIDTH-1:0] output_add1;         // 加法运算的输出结果
    reg [DATA_WIDTH-1:0] out_reg;              // 存储加法运算的中间结果

    // 实例化浮点乘法和加法模块
    floatMult FM1 (mult1, one_or_x, out_m1); // 计算 mult1 和 one_or_x 的乘积，结果存储在 out_m1
    floatMult FM2 (out_m1, divisors[31:0], out_m2); // 计算 out_m1 和 divisors 的乘积，结果存储在 out_m2
    floatAdd FADD1 (out_m2, out_reg, output_add1); // 计算 out_m2 和 out_reg 的和，结果存储在 output_add1

    // 时钟驱动的过程块
    always @ (posedge clk) begin
        if (enable == 1'b0) begin
            // 使能信号为 0 时，初始化寄存器和信号
            one_or_x = 32'b00111111100000000000000000000000; // 初始为 1 (浮点数表示)
            mult1 = 32'b00111111100000000000000000000000; // 初始为 1
            out_reg = 32'b00000000000000000000000000000000; // 初始为 0
            output_exp = 32'b00000000000000000000000000000000; // 结果输出为 0，直到 ack 为 1
            // 初始化 divisors 为泰勒级数展开的分母（从 1/6 到 1）
            divisors = 224'b00111110001010101010101010101011_00111110010011001100110011001101_00111110100000000000000000000000_00111110101010101010101010101011_00111111000000000000000000000000_00111111100000000000000000000000_00111111100000000000000000000000;
            ack = 1'b0; // 计算开始时，ack 为 0
        end else begin
            // 使能信号为 1 时，进行计算
            one_or_x = x;               // 将输入 x 赋值给 one_or_x
            mult1 = out_m2;            // 将第二次乘法的结果赋值给 mult1，用于下一次计算
            divisors = divisors >> 32; // 右移 32 位，更新 divisors，用于下一次分母计算
            out_reg = output_add1;     // 更新加法结果寄存器
            
            // 检查 divisors 是否为全零，表示计算已完成
            if (divisors == 224'b00000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000) begin
                output_exp = output_add1; // 设置最终结果
                ack = 1'b1;               // 设置 ack 为 1，表示计算完成
            end
        end
    end

endmodule