Verilog 注释语句与文件头编写

Verilog 注释语句与文件头

Verilog语法与C语言由许多一致的地方, 特别是注释语句几乎一样,  也提供了两种注释方式，分别为行注释//与段注释/* … */。注释不作为代码的有效部分，只是起到注释的作用，提高程序的可读性。编译器在编译时自动忽略注释部分。

• 行注释语句//

一种是由双斜杠”//”构成的注释语句，只注释一行，即从 //开始到本行末都是注释部分。行注释常用来说明该行代码的含义，意图及提示等信息，也可以注释一行代码。

如：

wire signed [3:0] a; // 定义有符号wire类型向量a。

wire signed [3:0] b;

//wire signed [3:0] c;

上面三条语句中第三条被注释了，因此编译器在编译时自动忽略该条语句。

• 段注释语句/*…*/

段注释语句可以注释一段内容。例：

`timescale 1ns/1ps

module tb
(
);

reg [3:0] a, b, c;
wire [3:0] d;
wire [3:0] e;

initial begin
    a ='b0;
    b ='b0;
    c ='b0;