#systemverilog# 关键字之 `include（1）

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分类专栏： SystemVerilog 语言编程 文章标签： UVM
于 2022-01-25 15:02:56 首次发布
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本文详细介绍了SystemVerilog中`include关键字的基本语法和两种引用方式：双引号与尖括号。双引号形式的行为与IEEE 1364-2001相同，而尖括号形式则仅搜索标准定义的供应商位置。通过两个实例分析了不同引用方式下编译器如何查找和包含文件，验证了`include关键字的搜索路径和行为。
摘要由CSDN通过智能技术生成

今天，我们学习一下 SystermVerilog_3.1a 语法参考书【25.3】章节。关于 `include 关键字的使用。

基本语法格式：

include_compiler_directive ::=
 ‘include "filename" 
 | ‘include <filename>

When the filename is an absolute path, only that filename is included and only the double quote form of the ‘include can be used.

翻译：在当filename= 某个文件的绝对路径+文件名字的时候，那么该具体指定文件，将会被编译器正确编译。就是说：双引号和尖括号，内部都可以被文件详细路径填充，都是合法的。

When the double quote ("filename") version is used, the behavior of ‘include is unchanged from IEEEStd. 1364-2001.

翻译：当使用双引号("filename")版本时，' include '的行为与IEEEStd1364 - 2001行为一致。

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