ICL Extraction

ICL extraction，或者更准确地ICL network extraction的目标是，从设计的flattened网表中自动生成各种OJTAG building blocks（instruments，SIBs、TDRs等）的互连信息。

extraction process的输出是被例化的IJTAG building blocks的互连信息，可以使用Tessent Shell命令extract_icl来执行ICL extraction。

ICL Extraction Flow

Required Inputs for ICL Extraction

为了执行ICL extraction，必须给Tessent Shell提供关于设计的信息：

要求以下输入：

• Design Data——当前Verilog gate-level网表。
• Library——ATPG library。
• ICL data——设计中例化的IJTAG building blocks的ICL描述，ICL描述可能包含特殊的提取属性，这些属性会影响ICL extraction process。

Optional Inputs for ICL Extraction

除了以上要求的设计信息，可以提供某些可选的信息，能够影响ICL extraction process。

• Test Procedure File or Input Constraints——目的是设置设计进入一个mode，敏化IJTAG building blocks之间的paths。

例如，在两个IJTAG building bloks之间有一个MUX，但是MUX本身不是一个IJTAG building block，MUX的select input必须被设为需要值以敏化连接IJTAG building blocks之间的path。

• Extraction modifiers——通过Tessent IJTAG中的命令，能够影响ICL extraction processes的执行，例如，指示IJTAG忽略一个Loaded ICL mudule或者声明工具如何处理Verilog design中的black box instance。

Top-Down and Bottom-Up ICL Extraction Flows

当system mode转换为analysis时，在”patterns -ijtag“ context下自动执行ICL extraction，并且没有匹配top-gate level模块名字被读入（？）。

-no_rtl和-rtl都支持ICL extraction。在patterns -ijtag context，当使用-rtl选项设置dft context时，被推断为-rtl switch，当从未指定context进入patterns -ijtag context，假设为-no_rtl选项。ICL extraction使用快速综合转换ICL modules扇入或扇出中的任何RTL。

Tessent Shell支持一下ICL extraction流程：

• Top-Down ICL Extraction Flow——该flow生成连接所以Loaded ICL modules的ICL network的flat ICL描述。导致ICL modules集包括所有初始化提供的ICL modules，加上一个单一的，flat，extracted ICL module，该ICL module表示横跨所有设计层次边界的ICL互连网络。
• Bottom-Up ICL Extraction Flow——在该flow中，从leaf level instruments到top一级一级地进行extract ICL。通过设计层次地stepping，对每个层次step生成一个ICL module，建立bottem-up到top-level设计模块地ICL网表层次。