vivado时序优化——约束异步时钟组set_clock_groups

最新推荐文章于 2025-04-16 14:10:12 发布

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分类专栏： FPGA 文章标签： fpga开发

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本节目录

一、异步时钟组约束定义
二、一个异步时钟组set_clock_groups的案例详解
1、时序违例分析
2、Vivado中set_clock_groups步骤
3、set_clock_group优化后的时序报告
三、往期文章链接

本节内容

一、异步时钟组约束定义

异步时钟组，英文名称为Asynchronous Clock Groups，在vivado xdc约束命令为 set_clock_groups。需要注意的是，相比于常规时序约束， set_clock_groups约束命令具有更高的优先级。如果需要约束和报告异步时钟之间的某些路径，则必须只使用常规时钟约束，而不是设置_clock_组。
从字面上理解，两个时钟为异步时钟，不需要分析这两个时钟之间的所有路径，在分析过程中，忽略所有的时序路径。比如：两个时钟clk0和clk1，不论谁是源端时钟，或目的时钟，两者之间的所有逻辑路径不需要进行时序分析，此时可采用异步时钟组约束，来优化因分析某些路径所造成的时序违例。
具体的设置指令：

set_clock_groups -name async_clk0_clk1 -asynchronous \
-group [get_clocks -include_generated_clocks clk0] \
-group [get_clocks -include_generated_clocks clk1]

二、一个异步时钟组set_clock_groups的案例详解

1、时序违例分析

在Implementation实现之后，也就是把综合网表具体实现的过程，将综合后的电路具体映射到FPGA内部资源的过程。此时，时钟已经布线成功，通过点击Report Timing Summary来查看工程的时序报告，如下：
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在时序报告中发现存在建立时间setup违例的情况，口语化描述时序爆红。需要对时序爆红的路径进行分析，然后结合具体情况再进行时序优化。从分析汇总看出，时序违例的路径，源端时钟Source Clock均为clk_out1_user_clk,目的端时钟为txoutclk,关注下这两路时钟，通过Clock Summary中clk_out1_user_clk为100M，txoutclk为312.5M，两种属于异步时钟。
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在时序违例路径选中第一条，右键进行内部结构，逻辑等级Levels为3，CARRY8=1，LUT6=2。从一个FDRE的C端到另一个FDRE的D端，经过了1个CARRY8和2个LUT6,出现了时序违例，但是本意是开发者是不需要分析这条路径，其实也是这两个时钟之间的路径均不需要分析，若有需要的FPGA开发者做好时钟域的数据穿越即可，异步FIFO或者通过握手方式传递数据。
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2、Vivado中set_clock_groups步骤

在Implementation实现中，打开时钟交叉报告Report Clock Interaction,时钟互相交叉作用如下，可以从图中看到源端时钟clk_out1_user_clk和目的端时钟txoutclk之间的交叉表格中呈现时序违例的情况。选中此处右键设置set_clock_groups，开发者定义一个名称，并将其复制到时钟约束xdc中，重新生成bit文件。

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