【JESD79-5之】4 DDR5 SDRAM命令描述和操作-18(read preamble training mode)

已于 2023-08-12 15:23:20 修改
阅读量423 收藏 2
点赞数
分类专栏： JESD79-5 文章标签： arm开发 fpga开发 硬件工程 前端
于 2023-08-12 09:27:38 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_61126667/article/details/132218754
版权
本文详细介绍了4DDR5SDRAM中的读前导训练模式，包括其功能、进入和退出方法，以及在操作中的时序变化。该模式支持MRR事务，用于平衡主机接收器时序，并允许在读取命令后精确检测数据和时钟。
摘要由CSDN通过智能技术生成

4 DDR5 SDRAM命令描述和操作-18

4.18 读前导训练模式

在这里插入图片描述

4.18.1 简介

在这里插入图片描述

读取前导训练支持主机接收器时序的读取平衡。该模式支持访问读取训练模式的MRR事务，不能用于任何其他数据事务。与读取训练模式类似，读取前导训练需要禁用CRC进入。读取前导训练改变了读取时钟脉冲的行为，使得时钟脉冲始终由DRAM驱动，在1tCK前导加上实际读取数据的突发期间进行切换。在后导时间内不进行切换。该模式使得主机能够在读取命令后检测到第一个数据和相关时钟脉冲返回的时机。

4.18.2 读前导训练模式的进入和退出

在这里插入图片描述

DRAM通过设置MR2:OP[0] = 1进入读取前导训练模式。通过设置MR2:OP[0] = 0退出读取前导训练模式。在训练完成之前，不应通过ACT命令干扰读取前导训练。

在这里插入图片描述

4.18.3 前导训练模式操作

在这里插入图片描述

DRAM一旦进入读取前导训练模式，只支持MRR命令的数据交互。非数据命令（如MRW）仍然在此模式下受支持。一旦启用读取前导训练，设备将在tSDOn内将DQS_t置低，DQS_c置高，并在此状态保持，直到发出MRR命令。

在这里插入图片描述

在读取前导训练期间，将使用1个tCK的前导，而不是程序中设置的DQS前导设置。一旦发出MRR命令，在CL-tRPRE（其中tRPRE=1CK）之后，设备将驱动DQS_t/DQS_c，就像应用了在MR40中编程的读取DQS偏移设置的正常读取突发一样。在此模式下，设备还必须根据读取模式配置来驱动DQ模式。可以按顺序执行MRR命令，以在DQ总线上实现连续的突发。

读取前导训练模式在设置MR2:OP[0]后的tSDOff内退出。

在这里插入图片描述

图81显示了在启用读取前导训练模式后，驱动的差分低电平的时序，并且还显示了在使用MRR命令访问读取训练模式时，包括1tCK前导的时钟脉冲的时序。

在这里插入图片描述
在这里插入图片描述

逍遥自在行
关注
专栏目录
【DRAM存储器三十六】LPDDR4介绍--MPC、Preamble和postamble
highman110的博客
08-02 223
简述LPDDR4 MPC操作和LPDDR4与DDR4的preamble和postamble区别
DDR5 SDRAM技术手册 -JESD79-5-DDR5-Spec
10-18
DDR5 SDRAM的主要特性是芯片容量，而不仅仅是更高的性能和更低的功耗。DDR5预计将带来4266至6400 MT / s的I / O速度，电源电压降至1.1 V，允许的波动范围为3%（即±0.033V）。每个模块使用两个独立的32/40位通道（不...
DDR5 trainning
m0_49281097的博客
08-17 1815
1. read train 2. read preamble train 3. ca train 4. cs train 5. write leveling 1）extern write leveling train： 2）internal cycle alignment ： host可以调整dqs_t/c的delay，使其满足CWL ...待续 ...
保姆式介绍DDR5(比喻方法讲解)
最新发布
weixin_43199439的博客
07-31 1672
提升内存带宽：满足多核 CPU 对内存带宽的高需求，确保每个核心能够获得足够的内存资源，以维持其高效能。支持未来的应用：适应数据中心、高性能计算、人工智能和机器学习等领域对内存性能的需求。推动技术进步：推动内存技术的进一步发展，满足更复杂计算任务的需要，确保系统的整体性能和效率。DDR5 的引入为计算机系统提供了更强大的内存支持，有助于提升整体性能，并适应未来技术发展的需求。
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-21(write leveling training mode)
m0_61126667的博客
08-12 959
DDR5内存模块采用了fly-by拓扑结构，用于传输命令、地址、控制信号和时钟。fly-by拓扑结构具有减少分线数量和长度的优点，但也导致每个DRAM在DIMM上的时钟和触发信号之间存在飞行时间偏差。这使得内存控制器难以根据DRAM上的写入延迟时序规范设置WRITE DQS_t - DQS_c信号的时序。因此，DDR5 SDRAM支持'写入平衡'功能，以允许控制器对信道偏移进行补偿。DDR5写入平衡训练还允许在DRAM内部CK和DQS之间存在不匹配的路径，并支持内部写入平衡训练流程以考虑内部延迟差异。
DRAM Training
m0_73549240的博客
08-31 536
最近不是在看启动吗？里面总是有个Training，就很纳闷这是个啥。但是一百度实在是没找到。不小心今天找到了一篇前辈的文章，这我不得马上去整来学习一下。有人说程序就是按照硬件手册和根据用户选择填寄存器，几张表就能解决的事为什么要这许多程序呢？虽然数千个选择形成的组合爆炸让穷举表成为不可能，但它也道出了。有一个声音发出了不同意见，，而他却管自己叫做Memory Training代码，主打的是。好高级的名字：Training，训练，似乎和人工智能有关？
DDR基本原理
weixin_50518899的博客
05-27 2399
DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory，双数据率同步动态随机存储器）通常被我们称为DDR，其中的。DDR是一种掉电就丢失数据的存储器件，并且需要定时的刷新来保持数据的完整性。现在嵌入式系统设计或者计算机设计，考虑到存储性能、存储容量、成本等因素，通常采用存储金字塔式的设计，比如CPU后面紧接着寄存器，寄存器后面跟着cache，cache后面紧接着DDR，然后DDR后面跟着SSD、EMMC等非易失。
JESD79-4 DDR4 SDRAM STANDARD 标准供参考
06-01
JESD79-4是DDR4 SDRAM的具体规范，它定义了DDR4内存的各项特性、功能、交流与直流特性、封装形式以及引脚分配。 DDR4 SDRAM相较于前一代DDR3，主要改进在于以下几个方面： 1. **数据速率提升**：DDR4内存的数据...
JEDEC JESD79-5B：2022 DDR5 SDRAM - 完整英文电子原版（502页）.pdf
01-09
JEDEC JESD79-5B：2022 DDR5 SDRAM标准规范 DDR5 SDRAM是当前最新的一代内存技术...JEDEC JESD79-5B标准规范是DDR5 SDRAM的核心标准，定义了DDR5 SDRAM的所有方面，为DDR5 SDRAM的设计、制造和应用提供了统一的标准。
JEDEC JESD79-4B-2017 DDR4 SDRAM.pdf
10-09
JEDEC JESD79-4B-2017 DDR4 SDRAM文件为一份标准文件，发布于2017年6月，是对早先2013年11月版本的JESD79-4A标准的修订。JEDEC即固态技术协会，提供给标准制定机构、制造商、供应商和终端用户，旨在规定DDR4 SDRAM...
DDR4规范要求
03-05
1. DDR—动态随机存储器 2. tRC（row cycle time） --行循环时间 3. tRCD-----从行有效到读/写命令发出之间的时间间隔 4. tRRD（Row active to Row active delay） --行激活到激活延迟时间 5. tCK---时钟周期 6. AL(Additive latency)---附加的潜伏期 7. RL(Read latency)---------- 读选通潜伏期 8. WL(write latency)------ 写选通潜伏期 9. CL（CAS Latency ）----列地址脉冲选通潜伏期 10. tAC（Access Time from CLK）-----时钟触发后的访问时间 11. BL (Burst Lengths)-----突发长度 12. tRP（Row Precharge command Period）-----行预充电有效周期 13. DQS----数据选取脉冲 14. Precharge---预充电 15. Refresh—刷新，AR(auto refresh),SR(self refresh) 16. DLL--延迟锁定回路
海力士DDR4手册
01-09
The DDR4 SDRAM is a high-speed dynamic random-access memory internally configured as sixteen-banks, 4 bank group with 4 banks for each bank group for x4/x8 and eight-banks, 2 bank group with 4 banks for each bankgroup for x16 DRAM. The DDR4 SDRAM uses a 8n prefetch architecture to achieve high-speed operation. The 8n prefetch architecture is combined with an interface designed to transfer two data words per clock cycle at the I/O pins. A single read or write operation for the DDR4 SDRAM consists of a single 8n-bit wide, four clock data transfer at the internal DRAM core and eight corresponding n-bit wide, one-half clock cycle data transfers at the I/O pins. Read and write operation to the DDR4 SDRAM are burst oriented, start at a selected location, and continue for a burst length of eight or a ‘chopped’ burst of four in a programmed sequence. Operation begins with the registration of an ACTIVATE Command, which is then followed by a Read or Write command. The address bits registered coincident with the ACTIVATE Command are used to select the bank and row to be activated (BG0-BG1 in x4/8 and BG0 in x16 select the bankgroup; BA0-BA1 select the bank; A0-A17 select the row; refer to “DDR4 SDRAM Addressing” on datasheet). The address bits registered coincident with the Read or Write command are used to select the starting column location for the burst operation, determine if the auto precharge command is to be issued (via A10), and select BC4 or BL8 mode ‘on the fly’ (via A12) if enabled in the mode register. Prior to normal operation, the DDR4 SDRAM must be powered up and initialized in a predefined manner. The following sections provide detailed information covering device reset and initialization, register definition, command descriptions, and device operation.
DDR中的Training？
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
05-07 5000
最近不是在看启动吗？里面总是有个DDR Training，就很纳闷这是个啥。但是一百度实在是没找到。不小心今天找到了一篇前辈的文章，这我不得马上去整来学习一下。有人说BIOS程序就是按照硬件手册和根据用户选择填寄存器，几张表就能解决的事为什么要这许多程序呢？虽然数千个选择形成的组合爆炸让穷举表成为不可能，但它也道出了BIOS大部分程序的实质：填写寄存器。有一个声音发出了不同意见，在BIOS程序里面，长期居住了一个另类，他的名字叫做MRC：内存参考代码。他的任务就是初始化内存。
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-17(read training pattern)
m0_61126667的博客
08-10 668
在启用对DRAM的写入之前，内存接口的训练需要能够从DRAM中读取已知模式。由于DDR5支持更高的频率，简单的重复模式对于读取训练来说是不够的。还需要使用线性反馈移位寄存器（LFSR）作为模式生成器。当主机向MR31地址发送MRR命令时，访问读取训练模式，并且在发出此命令之前必须禁用CRC校验。在这种情况下，返回的数据将是一个模式，而不是模式寄存器的内容。读取数据返回的时序与MRR或读取命令相同，包括 strobes(DQSL_t, DQSL_c, DQSU_t, DQSU_c) 的操作。
DDR3基本概念11 - DDR Read/Write training
tbzj_2000的博客
07-09 9245
目录DDR3基本概念11 - DDR Read/Write trainingRead trainingWrite training参考文献 DDR3基本概念11 - DDR Read/Write training 所谓的读或写训练，是为了保证： 写操作时，时钟边沿对齐数据眼中心 读操作时，DQS边沿对齐数据眼中心 Read training Read Centering The purpose of read centering is to train the internal read captur
LPDDR4 Data Eye Training
我的榕树洞
05-15 9678
3.1 Data Eye Training3.1.1 Read TrainingThe DQS signal on the memory interface is bidirectional. The PHY in many (not all) memoryarchitectures will generate a DQS gate signal that switches the read DQ...
READ DQS Gating Training
热门推荐
Hierro的DDR世界
12-06 1万+
1 Read DQS Gate Training… 测试序列中包含了DQS门控训练，在防止读错误是非常重要的。唯一可能使完成门控训练的读操作错误的原因是，每个读操作之间的DQS jitter非常大。为了缓解这种状态，门控训练的读操作会被重复很多次，其中一次读错误操作都不能出现。DTCR.DTRPTN可配置每一次门控训练时重复的读操作次数。为了更长远的提高门控训练的可靠性，读返回数据会根据返回数据计
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值