

54,Verilog-2005标准篇:用户自定义原语简介(UDP:User-defined primitive)
UDP是verilog标准包含的一种建模技术,我们可通过设计和指定称为 UDP 的新原语来扩充预定义的门原语集合。这些UDP 原语实例以与门原语完全相同的使用方式来用于表示所建模的电路。时序式UDP提供了一种对触发器和锁存器等时序电路进行建模的方法,可以模拟电平敏感和边沿敏感的电路行为。它们可以出现在源文本的任何地方,可以在模块(module)实例化之前或之后,但它们不得出现在关键字。每个UDP只有一个输出,该输出可以处于三种状态之一:0、1 或 x,不支持高阻态z。图1:UDP 定义的正式语法规则。
