【Vivado那些事】Xilinx的7系列的SRCC和MRCC

最新推荐文章于 2024-04-13 09:52:17 发布
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分类专栏： Vivado那些事儿
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本文探讨Xilinx 7系列FPGA中的SRCC和MRCC时钟输入资源。详细解释这两种资源如何用于本区域及相邻区域，并讨论如何合理分配全局时钟资源以优化设计。

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​Xilinx的7系列时钟输入有SRCC和MRCC。在手册上有描述，SRCC可用于本时钟区域，MRCC用于本时钟区域和相邻时钟区域。单看这个就有些困惑了，那难不成还连接不到全局时钟了。官方手册中有下面这个图，可以看出SRCC和MRCC都是可以连接到全局时钟的。这个图由于有点具体，不太好理解。
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看下面这个图，首先MRCC和SRCC都是可以连接到全局时钟的，但是全局时钟的资源有限。如果程序较大都使用全局时钟的话，那时钟资源就不够用了。SRCC可用于本区域时钟这个比较好了解，MRCC用于相邻的区域该这么理解，MRCC通过不同于全局时钟的渠道可以到达相邻的区域。虽然通过手册可以看到芯片的各个区域分布，但是这个还是最好交给EDA自己优化。如下图BANK1和BANK3可以使用BANK2的MRCC分上来的时钟，没必要先将BANK2的MRCC连接到全局时钟再连接到BANK1和BANK3，这样不但节省了全局时钟资源，而且路径更短。
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Xilinx 7系列 FPGA硬件知识系列（三）—— Bank划分及引脚定义
whm128的博客
03-06 1万+
7系列的FPGA开始才有HP BANK和HR BANK，UltraScale FPGA有HP BANK、HR BANK和HD BANK，但并不是一个FPGA中会同时包含HP/HR/HDBANK。HP：High Performance,应用于高速场景，比如DDR或其他高速差分线（不是GTX）HR：High Range,应用于宽范围I/0，最高能够支持到3.3V的电压。HD：High Density，应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V.
Xilinx 7系列FPGA DDR3硬件设计规则
FPGA_Designer
04-06 1万+
引言：本文我们介绍Xilinx 7系列FPGA DDR3硬件设计规则及约束，包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。 01.设计规则 存储器类型、存储器数量和数据宽度受限于所选FPGA器件家族、FPGA速度等级和设计频率，频率范围取决于器件电气特性。 02.Bank和管脚选择 图1、DDR3 数据组连接（DCI级联从Bank） 图2、DDR3地址组连接（DCI级联主Bank） 图3、DDR3 地址/控制组连接（DCI级联从Bank） MIG工具根据
【SRCC】原公式和简化公式的介绍，需要注意简化公式使用的前提条件。
zhuvee的博客
08-08 1733
SRCC也有简称为SROCC，只有当秩序不同的情况，原始公式才能使用简化公式，切记！！
xilinx7中管脚mrcc和srcc_Xilinx 7系列FPGA架构之SelectIO结构（二）
weixin_42498892的博客
01-10 1658
引言：7系列FPGA支持非常宽的I/O电压标准，本文介绍以下典型的I/O电压标准及端接匹配电路：LVTTL I/O标准LVCMOS I/O标准TMDS I/O标准LVDS和LVDS_25 I/O标准1 .LVTTL(低压TTL)LVTTL支持的I/O bank类型如图1所示。图1、LVTTL可用的I/O bank类型LVTTL是一般用于3.3V外设接口中，它使用单端COMS输入缓冲器和推挽输出缓冲...
自学FPGA之时钟资源学习笔记
weixin_44863810的博客
08-22 443
7系FPGA使用了专用的全局(Global)时钟和区域（Regional）时钟资源来管理和设计不同的时钟需求.Clock Management Tiles(CMT)提供了时钟合成（Clock Frequency synthesis）,倾斜校正（deskew）,过滤抖动（jitter flitering）功能。Clock Backbone 是全局时钟线贯穿整个FPGA并使能BUFG（全局时钟缓存器），且在控制区域模块充当时钟时与BUFH共享Horizontal Clock Row时钟通道。
7系列FPGA时钟资源新手入坑版 UG472
aaa23d1的博客
10-19 1984
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【vivado】fpga时钟信号引入
liuchj的博客
03-15 1590
如果设计时管脚分配没做好、或者管脚不够用了，那么就有可能将本该接入专用时钟管脚的信号，接到了普通IO口上，如果仅和从专用时钟引脚一样添加普通时钟约束时，此时vivado执行implement的时候往往就会报error或者critical warning、导致工程出现问题。FPGA的时钟信号一般由板上晶振经由时钟引脚引入，有时由于工程需要也会从pin脚引入其他外部时钟，这时为了该时钟能够正常工作，满足xilinx fpga的外部时钟引入规则。一、从专用的MRCC/SRCC时钟引脚引入。
Xilinx Kintex-7系列XC7K410T-FFG900外设之DDR3硬件设计
FPGA_Designer
04-13 2374
基于K7+C665x为核心的电路板中用到了DDR3存储芯片，现将FPGA外接DDR3时硬件设计中的一些心得做一个简单的分享。
XILINX 7series FPGA挂载DDR3之引脚约束
weixin_43813325的博客
08-17 7303
1、前言 FPGA端挂载DDR时，对FPGA引脚的约束和选择并不是随意的，有一定的约束规则，一般可以通过利用vivado工具中的pin assignment去选择合适的位置辅助原理图设计。 2、DDR3约束规则 XILINX 7series FPGA支持高性能存储接口，对于DDR来说分为数据（DQ,DQS,DM）和控制（地址和控制信号）两类引脚，在和FPGA互联时，DDR数据部分以字节组为单位，即每8个数据线和对应的DQS和DM数据掩码作为一组，对于64位DDR来说就有8个字节组。DDR控制部分不分组，可以
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04-04 1728
的
[FPGA]1 MRCC与SRCC学习
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xilinx 的7系列FPGA的MRCC与SRCC管脚的作用
MRCC和SRCC的理解
u011995183的博客
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fpga电平约束有什么作用_Xilinx 7系列FPGA架构之SelectIO结构（一）
weixin_39719749的博客
11-30 980
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7a系列mrcc xilinx_artix-7A200T的输入时钟（50M）管脚接到MRCC的N端了,怎么解决？
weixin_39554891的博客
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@li你好，我认为这样应该是不行的，请参考下面这个帖子，一个类似的问题：-------------------------------------------------------------------------------------------------------------------------------------------Kindly note- Please mark...
FPGA基础知识24(xilinx 高速收发器系列：Xilinx 7 系列的时钟资源（1）)
时间的诗
08-01 7319
来自：http://xilinx.eetrend.com/blog/9748   谈到数字逻辑，谈到FPGA设计，每位工程师都离不开时钟。这里我们简单介绍一下xilinx 7 系列中的时钟资源。时钟设计的好坏，直接影响到布局布线时间、timing的收敛情况，FPGA的时钟设计非常重要，认识FPGA的时钟资源很有必要。   FPGA设计是分模块的，每个模块都有自己的时钟域。FPGA有很多的对...
Xilinx 7系列时钟篇（UG472）----时钟简介
Derek Qu的博客
07-26 9771
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u924512005的博客
04-24 6393
1. The vertical clocking center line (the clock backbone) divides the device into adjacent left and right regions while the horizontal center line divides the device into its top and bottom sides.
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FPGA工程经验一、引脚分配及电平 一、引脚分配及电平 码给自己看，工程路径是 D:/E_Learning_doc/FPGA/AD7616/my_ip_AD7616/0317 1、对于电路中的时钟信号要放到专用引脚，对于单端时钟，要放到SRCC或者MRCC的P端。 在将PS端的以太网通过EMIO引出时，用到了gmii_to_rgmii的IP核，在分配它的时钟引脚rgmii_rxc时报了一个错 [DRC UCIO-1] Unconstrained Logical Port: 1 out of 167 log
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新版本请访问简书链接：https://www.jianshu.com/p/dfe85a3c2096 图像超分辨率重建：指通过低分辨率图像或图像序列恢复出高分辨率图像。高分辨率图像意味着图像具有更多的细节信息、更细腻的画质,，这些细节在高清电视、医学成像、遥感卫星成像等领域有着重要的应用价值。 Super-Resolution Convolutional Neural Network：本...
fpga使用外部时钟频率信号接线和代码
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03-28
<think>好的，我现在需要回答用户关于如何在FPGA中使用外部时钟信号进行接线和编写代码的问题。首先，我需要理解用户的需求。用户提到了外部时钟频率信号的接线方法和代码实现，可能是一个刚开始接触FPGA的新手，所以需要详细但清晰的步骤。 首先，我应该回顾一下FPGA的基本结构，特别是时钟管理部分。根据提供的引用，特别是引用[1]和引用[3]，FPGA通常有专门的时钟管理模块，比如Xilinx的MMCM或Altera的PLL。外部时钟信号需要通过特定引脚接入，然后通过时钟管理器进行分配和处理。接线部分需要确定正确的时钟引脚，通常FPGA的参考手册会说明哪些引脚是专用的时钟输入引脚。 接下来是代码实现。用户可能需要知道如何在HDL（如Verilog或VHDL）中实例化时钟管理模块，并将外部时钟信号引入到设计中。这里需要注意不同厂商的FPGA可能有不同的IP核或原语，比如Xilinx的Clocking Wizard或者Intel的PLL IP。需要指导用户如何配置这些模块，并连接到他们的逻辑中。 另外，引用[2]提到门控时钟的风险，特别是多级组合逻辑可能导致毛刺。所以在代码中应该避免直接使用组合逻辑生成时钟，而是使用时钟管理模块输出的稳定时钟。这一点需要强调，以防止用户自行设计门控时钟而引入问题。 然后，我需要组织回答的结构。先讲硬件接线，包括引脚连接、电平标准、电源和地的处理。然后是代码部分，分步骤说明如何实例化时钟管理模块，如何编写顶层模块连接外部时钟，可能还需要示例代码片段。最后，注意事项部分，包括时钟约束、测试和稳定性检查。 在写代码示例时，要注意使用正确的语法，并且说明需要根据具体器件调整参数。比如，在Verilog中，可能需要实例化一个PLL模块，并连接输入输出端口。同时提醒用户进行时序约束，比如XDC文件中的create_clock命令，确保工具能够正确分析时序。 还要考虑用户可能的后续问题，比如如何验证时钟是否正确，如何处理多个时钟域，或者如何优化时钟分配。但当前问题主要集中在接线和基本代码实现，所以保持回答聚焦，但可以生成相关问题供用户参考。 需要确保所有的技术细节准确，特别是引用中的内容。例如，引用[1]提到时钟管理器的配置，引用[3]提到FPGA的结构，这些都需要融入回答中。同时避免使用用户不可见的格式，保持回答自然，符合中文习惯。 最后，检查是否有遗漏点，比如是否需要使用差分时钟，或者单端时钟的不同处理方式，是否需要考虑阻抗匹配等。可能需要简要提及，但详细内容可以放在相关问题中。 总结步骤： 1. 硬件接线：确定时钟引脚，连接外部时钟源，注意电平匹配和滤波。 2. 代码实现：实例化时钟管理器（如PLL），分频/倍频生成所需时钟。 3. 注意事项：避免门控时钟，添加时序约束，测试时钟稳定性。 4. 提供代码示例和接线示意图，引用相关文献支持关键点。</think>[用户可见层] ### FPGA外部时钟信号接线与代码实现分步指南 --- #### **一、硬件接线方法** 1. **确定时钟输入引脚** - FPGA开发板通常有**专用全局时钟引脚**（如Xilinx的MRCC/SRCC，Intel的CLK引脚），需查阅开发板手册确认引脚编号[^3]。 - 示例：外部晶振连接至`E3`引脚（假设为全局时钟输入）。 2. **连接外部时钟源** - 使用同轴电缆或屏蔽线连接时钟源输出端与FPGA时钟引脚，避免干扰。 - 电平匹配：若外部时钟为3.3V LVTTL，需确保与FPGA的I/O电压标准一致[^1]。 3. **电源与滤波** - 为外部时钟源提供稳定电源，建议在时钟引脚附近添加去耦电容（如0.1μF）。 - 差分时钟（如LVDS）需按差分对连接，并匹配终端电阻（通常100Ω）。 --- #### **二、代码实现步骤** 1. **实例化时钟管理模块** 通过FPGA厂商工具（如Vivado/Quartus）生成时钟管理IP核（如PLL/MMCM），配置输入频率与输出分频/倍频参数。 **Verilog示例（Xilinx MMCM）：** ```verilog // 生成100MHz输入 → 200MHz输出的时钟 clk_wiz_0 clk_gen ( .clk_in1 (ext_clk), // 输入外部时钟 .clk_out1 (sys_clk), // 输出系统时钟 .reset (1'b0), .locked (pll_locked) ); ``` 2. **顶层模块连接外部时钟** ```verilog module top ( input wire ext_clk_p, // 外部时钟正端（差分信号） input wire ext_clk_n, output wire led ); // 差分输入转单端 IBUFDS clk_ibuf ( .I (ext_clk_p), .IB (ext_clk_n), .O (ext_clk_single) ); // 调用时钟管理模块 clk_wiz_0 clk_gen_inst (...); // 主逻辑（示例：LED闪烁） reg [25:0] counter; always @(posedge sys_clk) begin if (pll_locked) counter <= counter + 1; end assign led = counter[25]; endmodule ``` --- #### **三、关键注意事项** 1. **添加时序约束** 在XDC/SDC文件中声明外部时钟频率，确保工具优化时序路径： ```tcl create_clock -name ext_clk -period 10 [get_ports ext_clk_p] # 100MHz时钟 ``` 2. **避免门控时钟** 禁止直接使用组合逻辑控制时钟信号，否则可能因毛刺导致系统不稳定[^2]。需通过时钟使能信号替代： ```verilog always @(posedge sys_clk) begin if (enable) // 逻辑代码 end ``` 3. **测试与验证** - 使用示波器检查时钟信号波形质量（无过冲/振铃）。 - 在代码中通过LED或ILA（集成逻辑分析仪）验证时钟频率。 --- #### **接线示意图** ``` 外部晶振 (50MHz) │ ├───→ FPGA全局时钟引脚 (E3) │ └───→ 接地端（通过0.1μF电容滤波） ``` ---
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